Cadence 上调全年营收预期，推出面向芯片设计的 Maestro 模型族
Cadence Raises Annual Revenue Forecast as AI Boosts Chip Design Productivity
Cadence 在第三季度财报电话会上上调全年营收预期至 63.87 亿至 64.17 亿美元，同比增长约 21%，并公布面向半导体与系统设计的 Maestro 模型族。Maestro 基于开源权重模型用 Cadence 设计工具和数据后训练，内置路由在自研模型与外部前沿模型间切换，初期结果显示设计质量最高提升 30%、token 效率最高提升 5 倍。CEO Anirudh Devgan 称 AI 有望让芯片设计效率再提升 5 至 10 倍，Maestro 将接入 ChipStack、InnoStack、AuraStack 等设计智能体，三星晶圆代工、瑞萨、联发科已在使用相关智能体。
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Cadence 在财报电话会上披露 Maestro 模型族与智能体在三星、联发科等客户处的落地数据，可观察 EDA 厂商自建模型与调用外部前沿模型两条路线的差异。
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Cadence在智能体AI与物理AI扩张之际实现了收入来源多元化。（图片来源：Cadence）
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电子设计自动化（EDA）公司Cadence Design Systems预计，人工智能（AI）将使芯片设计的效率比过去提升最高1000倍。
该公司还概述了计划，将其自有的半导体设计专用AI模型与通用AI模型一同集成到其EDA工具中。
Cadence首席执行官Anirudh Devgan在当地时间10月26日的公司第三季度财报电话会上表示，二十年前，IBM和英特尔需要500名工程师工作五年才能设计出一颗中央处理器（CPU），而如今只需50名工程师工作六个月。他说，芯片设计已经变得容易了约100倍，而AI有望再带来5至10倍的效率提升。Devgan预计，这些改进叠加起来将使芯片设计比20至25年前容易1000倍。
Cadence发布了Maestro，这是一个专为半导体与系统设计打造的AI模型系列。这些模型基于开放权重模型，并使用Cadence的设计工具和数据进行了后训练。该系统包含一个路由器，可根据设计任务在专有模型与外部前沿模型之间进行选择。Cadence表示，初步结果显示，与通用基础模型相比，设计质量最高提升30%，token效率最高提升5倍。
这一战略与竞争对手Synopsys不同，后者与OpenAI合作推出了GPT-Synopsys。Devgan表示，对前沿级模型进行后训练在两年前还成本高得令人却步，如今只需极少的额外成本即可完成。他说，掌控模型、智能体和设计工具这三个层面，对于在保护客户数据机密性的同时取得最佳结果至关重要。Cadence计划将Maestro与其AI设计智能体集成，包括ChipStack、InnoStack和AuraStack。
这些智能体已在主要半导体公司部署。据Devgan介绍，三星晶圆代工在第三季度采用了InnoStack，并正利用它提升工艺迁移和设计技术协同优化（DTCO）的效率。瑞萨电子的微控制器单元（MCU）开发团队将InnoStack应用于多项任务，实现了34倍的生产率提升，并计划将其用途扩展到布局自动化。联发科将ChipStack集成到其量产数字验证流程中，使验证覆盖率提升50%至70%，同时将工程工作量减少1.4至2倍。
随着芯片设计变得更容易，Cadence的客户群也在扩大。Devgan表示，公司约45%的业务来自非半导体公司。超大规模云服务商、汽车公司、航空航天企业和金融机构正越来越多地设计自己的芯片。
Cadence还预计，AI智能体的更广泛采用将推动现有EDA工具的使用量增加。首席财务官John Wall表示，与工程师手动操作工具相比，智能体可以生成并运行多得多的设计迭代，这可能会大幅提升EDA工具的消耗量。
Cadence公布第三季度营收为16.3331亿美元，同比增长22%。剔除一次性成本后的非GAAP营业利润率为44.1%，非GAAP每股收益（EPS）增长9%至2.11美元。截至季度末，积压订单达到创纪录的82亿美元。
公司将全年营收预期上调至63.87亿至64.17亿美元之间。修订后的展望意味着同比增长21%，高于其第二季度业绩发布时给出的19%增长预期。