JEDEC批准SPHBM4标准，AI内存成本有望下降

近日，国际半导体标准组织JEDEC正式批准了SPHBM4标准，编号JESD330-4。这项标准全称为“标准封装高带宽内存4”，旨在在不牺牲性能的前提下，大幅降低AI芯片的内存成本。

带宽不变，引脚数砍至1/4

SPHBM4的核心思路是做“减法”和“加法”。它将传统HBM4的2048个数据信号引脚大幅削减至512个，仅为原来的四分之一。同时，将**每引脚的数据传输速率提升至原来的4倍**，达到约44 Gbps。

通过这种4:1的串行化技术，SPHBM4在引脚数锐减的情况下，维持了与标准HBM4相当的总带宽。简单来说，就是用更少的“车道”，但让每辆“车”跑得更快，最终实现了相同的“通车量”。

绕过硅中介层，释放先进封装产能

这项标准最大的变革在于封装方式。传统HBM4必须通过硅中介层与GPU等计算芯片连接，而SPHBM4可以直接安装在成本更低的标准有机基板上。

分析师指出，在高端AI加速器中，HBM占用的硅中介层面积可能接近一半。SPHBM4允许HBM绕过硅中介层，有望将先进封装产能的利用率提升至1.5到2倍。这对缓解当前CoWoS等先进封装产能紧张的局面至关重要。

此外，SPHBM4还将计算芯片与内存之间的连接距离拉长至20毫米，有助于优化封装内部的散热管理。

对中国存储厂商来说，这是弯道超车的新机会吗？

对于三星、SK海力士和美光这三大HBM供应商而言，SPHBM4既是机遇也是挑战。

首先，竞争重心将转移。SPHBM4复用标准HBM4的DRAM核心层，但需要重新设计底层的接口基础裸片。这意味着竞争焦点将从“谁能堆叠更多层DRAM”部分转向“谁能把底层逻辑芯片设计得更好”。

其次，产业链角色面临洗牌。分析师认为，三星因同时具备存储、先进逻辑制程和封装能力，可能拥有垂直整合优势；而SK海力士和美光则可能更依赖台积电的先进制程来制造复杂的base die。台积电即便面临中介层面积缩小，也仍掌握着关键代工环节。

对中国存储厂商而言，SPHBM4可能提供了一条绕过先进封装瓶颈的差异化路径。

当前，以长鑫存储为代表的国内DRAM厂商正在加速HBM技术追赶——HBM3已推出样件并交付国内AI芯片厂商测试，规划2026年实现量产，HBM3E则瞄准2027年量产。然而，传统HBM路线依赖的CoWoS级先进封装产能和硅中介层技术，在国内供应链中仍是稀缺资源。

SPHBM4的核心价值在于：用标准有机基板替代昂贵的硅中介层，大幅降低封装门槛。这正好契合国内厂商在先进封装领域的现实条件。有报道指出，SPHBM4标准披露后，中国半导体厂商表现出极高的兴趣，因为国内AI供应链缺乏CoWoS先进封装，这种介于标准DRAM和顶级HBM之间的技术，恰好符合他们的需求。

当然，挑战同样不容忽视。SPHBM4虽然降低了封装门槛，但对接口基础裸片的设计能力提出了更高要求——这正是国内厂商需要补齐的短板。此外，长鑫存储目前在全球DRAM市场以约8%的份额位居第四，与国际三巨头在HBM核心工艺、良率控制和量产经验上的差距仍然较大。SPHBM4能否成为国产HBM弯道超车的契机，取决于国内厂商在底层逻辑芯片设计和有机基板封装整合上的研发进度。

不过，SPHBM4目前仍处于“标准发布、等待采用”的阶段。哪家存储厂率先推出产品，大型云厂商是否将其纳入自研芯片设计，将是决定该标准能否真正改变行业格局的关键看点。