2045 年的计算机芯片会是什么样？

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2045年的计算机芯片会是什么样？我从参观英特尔最先进晶圆厂并与该公司领导层交谈中学到的东西。Dwarkesh Patel2026年10月22日

过去十年，AI算力需求每年增长3倍，但据英特尔CTO称，全球芯片制造工具仅够让先进制程产能大约翻倍。

我想了解晶圆厂正在涌现哪些创新，以及它们对计算机的未来意味着什么，因此我在英特尔花了两天时间与从事相关工作的人交谈——从工艺开发负责人到研究实验室、封装团队以及CTO。

接下来要出现的许多东西——环栅晶体管、背面供电、CFET、混合键合——不亲眼看到就很难理解，所以这段视频有一部分是我在准备期间希望自己当时能有的动画讲解。

我们以前没有做过这种形式，所以请告诉我你的想法！

我还为准备这期节目不得不学习的概念制作了抽认卡，放在这里。

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时间戳

(00:00:00) – 引言

(00:00:47) – 英特尔如何启动一个新工艺节点

(00:03:22) – 英特尔从10nm中学到了什么

(00:06:28) – 从平面晶体管到环栅

(00:13:13) – 为什么High-NA EUV对英特尔有利而对台积电不利

(00:19:20) – 芯片是否可能以完全不同的方式演化？

(00:23:33) – 走进英特尔的“热点话题”会议

(00:29:30) – 用钌取代铜线

(00:32:41) – 为什么堆叠晶体管需要十年才能出货

(00:39:45) – 混合键合与芯片间瓶颈

(00:48:00) – 没有足够的工具将芯片产量提高10倍

(00:53:14) – 英特尔能追上台积电吗？

(01:01:02) – Terafab，以及从零重新思考晶圆厂

文字记录

00:00:00 – AI需求冲击

Dwarkesh Patel

半导体行业从未经历过像当前AI需求激增这样巨大的冲击。

Gary Dickerson

AI正在推动惊人的计算需求。

Peter Wennink

轻松超出我们最大产能40-50%，这是我以前从未见过的。

Dwarkesh Patel

AI的进步一直由指数级增长的计算能力驱动。为了维持这种进步，像英特尔这样的晶圆厂将需要制造多得多的先进计算芯片，既要生产更多芯片，也要提升每颗芯片的能力。

但这些芯片的生产受到英特尔从供应商那里购买的设备的瓶颈制约。最著名的就是ASML的EUV机器。

CNBC

如果没有设备，他们就无法在这里制造芯片。

Dwarkesh Patel

我花了两天时间参观英特尔的晶圆厂，为这些与其领导层的采访做准备。我想了解制造世界上最先进芯片需要什么，以及硬件如何塑造AI的未来。

00:00:47 – 启动一个新节点

Dwarkesh Patel

与我一起的是Chris Auth，他负责领导目前所有处于制造阶段的工艺的开发。我想更具体地了解的是，一个新工艺的开发实际上是如何进行的。如果14A将在三年或两年后推出，从现在到那时会发生什么？

我希望你尽可能详细地带我了解，从“良率如何提升？”到你们关注什么样的遥测数据？你们会做什么样的实验？我想尽可能具体地了解未来两年会发生什么。

Chris Auth

14A在这个阶段已经开发了大约三年多，所以为了让它达到现在的阶段，已经做了相当多的前期工作。现在，我们已经非常接近最终确定工艺的阶段。我们正在最终确定它将用于制造的设备组合，并且正在对每个工艺步骤进行微调。

在工厂里大约有2000个步骤需要你去完成。你需要在每一个步骤上做非常精细的工作，以确保它经过精细调校，能够投入制造，能够在这个工艺上每周运行数千片晶圆，并且每一次都能可重复。

Dwarkesh Patel

现在，你可能有一个特定的良率。请带我了解一下它是如何逐月提升的。有一条14A的产线在运行。从现在到下个月会发生什么，从而导致良率发生变化？你如何识别缺陷在哪里？你如何修复它？

Chris Auth

我们在识别缺陷方面有一个持续进行的流程。我们主要通过两种方式来识别它们。一种是线上量测。我们有工具会检查晶圆并说：“啊，那里有一个缺陷，那里有一个缺陷，那里有一个缺陷。”然后还有在线尾，要么是电学测试，要么是我们分选并查看失效在哪里。我们会识别出失效，然后对这些失效进行分析。我们会做横截面。

你昨天在TEM实验室里，看到了如何获得横截面。你会得到一个缺陷的横截面，由此你就能说：“哦，那个缺陷在这两层之间，所以它一定来自流程的这个部分。哦，我们在那个部分有线上量测，它已经识别出了缺陷。那些就是我们需要的追查的缺陷。”

我们学到的是，你不希望在一个节点上做太多的创新，因为你做的创新越多，它就会变得越复杂。

虽然你能够让它运转起来，但你需要赶上特定的时间表，而那是你的客户最终想要的时间表。拥有可预测的时间表是关键的一环。你必须弄清楚你能投入多少创新，以便在客户需要的时间线内满足他们的要求。

00:03:22 – 10纳米的教训

Dwarkesh Patel

英特尔在10纳米节点上的延迟让它认识到这种权衡可能代价高昂，该节点原定的目标发布时间是2016年，但直到2018年才开始量产。

Vivek Arya

通常英特尔一直是摩尔定律的守护者，每两年推出一个新的制造节奏，但他们上一批产品推迟了将近四年。

Yahoo Finance

Dwarkesh Patel

请带我了解一下你认为英特尔从10纳米中学到了哪些教训。

Chris Auth

10纳米是一个很好的例子，说明我们当时有着非常激进的目标。我们当时在做所谓的超缩放，所以我们缩放的速度比历史上所做的要快得多。为了做到这一点，我们想出了各种创新的想法，如何在没有新工具的情况下实现这一点，因为工具还没有准备好。这给工艺带来了很大的负担，也给工程师带来了很大的负担。

现在，归根结底，10纳米是一项伟大的技术。它有着世界级的良率，世界级的性能，世界级的成本，但我们花的时间比我们希望的要长。所以我们试图把这一教训带入未来的技术节点，并说：“嘿，我们需要限制我们投入的创新量，以确保我们保持按计划推进。”

Dwarkesh Patel

你认为哪项主要技术本应留到未来的版本？

Chris Auth

EUV可能是最主要的一项。当我们开始定义10纳米时，结论是EUV还没有准备好。

Dwarkesh Patel

EUV是极紫外光刻。它用波长为13.5纳米的光来印制芯片图案，比芯片制造商此前依赖的旧工具所发出的光短约14倍。波长越短，单次曝光能印制的特征就越精细。

但英特尔认定这项技术无法及时准备好。

台积电则早得多地转向了EUV。它在2019年将EUV投入量产，并在2020年的5nm节点上进一步扩大规模。英特尔的首个EUV工艺直到2023年才进入产品，因此台积电在这些机器上多了大约四年的经验。

Dwarkesh Patel

昨天，我们在研究实验室预览了二维材料、CFET和钌互连。我很好奇你是如何判断那项技术是否足够成熟、可以用于下一个节点的。

Chris Auth

10纳米还带来的另一件事是，我们开始定义一套成熟度指标。我们在一个我们称之为阶段门（phase gate）的流程中使用这些成熟度指标，我们会说：“要从探索阶段进入开发阶段，这些就是我们需要达到的标准。”有良率标准、缺陷标准、性能标准，我们需要达到这些标准才能进入流程的下一组环节。

如果有某项达不到，那么它就会错过这一关，转到下一代技术。我们专注于那些已经准备好、我们可以运行并投入工艺的项目，因为关键之一就是保持按计划推进。

00:06:28 – 从平面到全环绕栅极

Dwarkesh Patel

保持按计划推进之所以困难，部分原因在于新的晶体管设计需要数十年才能成熟。现代芯片晶体管是从1960年展示的平面MOS晶体管演化而来的。此后晶体管的历史就是从二维向三维的演进。Chris接下来描述的每一项进展，从FinFET到全环绕栅极，都是这一演进过程中的一步。因此，先了解一个基本晶体管及其各部分随时间发生的变化会有所帮助。

晶体管本质上是一个开关。当它开启时，允许电流在其两端之间流动，这两端称为源极和漏极。一个称为栅极的部件位于源极和漏极之间的硅之上。向栅极施加正电压会开启开关，因为正电压会将下方硅中带负电的电子向上拉向栅极。然而，一层薄薄的绝缘层阻止它们真正到达栅极。于是电子聚集在绝缘层正下方，形成一条从源极到漏极的细导电通路。这称为沟道。撤去电压，电子消散，沟道消失，开关关闭。

随着晶体管缩小，源极和漏极靠得太近，以至于即使开关本应关闭，电流也能通过沟道流动。我们需要一种更好的方式来控制沟道并防止电流泄漏。

解决办法是让栅极从更多侧面接触沟道，从而更紧密地控制沟道。在最初的平面晶体管中，栅极只从顶部接触沟道。FinFET晶体管将沟道挤压成一片薄薄的垂直硅鳍。栅极覆盖在鳍上，因此从三面控制沟道。

接下来的进展不仅覆盖沟道的顶部和两侧，还覆盖底部。这项技术称为全环绕栅极，它将沟道切成薄带，每一条都被栅极完全包裹。

但要让全环绕栅极技术奏效，需要新材料和新的制造步骤。要构建这些悬浮的硅带，首先要把它们夹在临时占位材料的交替层之间，占位材料占据栅极最终所在的空间。我们使用占位材料，是因为真正栅极中的材料无法承受后续工艺，这些工艺包括在约1000摄氏度下烘烤晶圆。一旦这些高温步骤完成，芯片制造商就蚀刻掉占位材料，留下悬浮的硅带。然后他们在每条硅带周围填充一层薄薄的特殊绝缘材料，称为高k材料，其作用是让栅极能更有力地拉动沟道。接着在这种材料之上，放置栅极本身的金属。

FinFET于1989年在实验室中展示，并于2011年在英特尔实现量产。全环绕栅极晶体管早一年，即1988年就已展示，但三星直到2022年才开始生产全环绕栅极芯片。因此，这些想法——FinFET和全环绕栅极——大约在同一时期被开发出来，但它们的量产时间相隔十年。我想问Chris，为什么花了这么长时间才达到当前的全环绕栅极技术。

Dwarkesh Patel

也许你可以带我了解一下进入大批量制造的过程。我想具体理解，一旦你有了一个想法，“嘿，我们要把沟道变小，我们要把它包围起来……”材料科学的所有其他问题，弄清楚如何不破坏栅极，这些实际上是如何解决的？为什么需要这么长时间？

Chris Auth

全环绕栅极是个好例子，因为在90年代我们就知道这个想法。但我们知道，要将其投入大批量制造会存在这些问题。与此同时，还有其他东西，比如高k金属栅极。还有应变硅、FinFET等等。问题是什么时候是着手解决这些问题的正确时机？

嗯，你不想在不得不做之前就去解决某件事。如果你有其他东西可以推动性能，你就会去做那些。所以我们经历了这条路径。我们做了应变硅、高k金属栅极、FinFET，然后问题变成了：“好吧，我们需要做更进一步的事情。我们如何达到那里？”嗯，全环绕栅极确实是终极晶体管。也许是时候开始着手解决其中一些问题。你说得对，现在你必须考虑如何将高k金属栅极与全环绕栅极结合起来。

正是这种创新需要时间。有时你需要新材料。有时你需要不同的工具才能完成你需要做的一些事情，而这需要工具供应商的发明创造。你必须去找工具供应商说：“嘿，我需要一个能做XYZ的工具。我需要一种能沉积进入其中的特定材料的气体。我需要一个具有这种特性的加热卡盘。”

所有这些都需要时间。其中一些是迭代式的，你必须跑一遍全环绕栅极晶体管，然后说：“哦，好吧，这没成功。让我弄清楚我的假设哪里出了问题，然后用不同的结构再试一次。”

Dwarkesh Patel

从单纯把平面晶体管越做越小、享受登纳德缩放定律带来的好处的时代，到今天我们所处的世界，研发的性质发生了怎样的变化？这完全是一种不同的研发流程吗？以前是：“我们把东西做得更小、更小、更小。”现在你要同时考虑性能的所有其他方面，而尺寸上的改进不再那么容易实现。请带我了解一下，在那个节点上研发流程是否发生了某种关键变化。

Chris Auth

如果你看80年代和90年代，是的，那确实是由登纳德缩放定律和光刻驱动的。我们只是把东西做得更小，晶体管变得更快、更可靠，而且节奏非常可预测。当我们进入2000年代时，我们发现：“这已经不够好了。我们需要做点不一样的事情。”

对我来说，这成了创新的黄金时代。对每一个技术节点，你要如何提供更多的缩放？你要如何提供更高的性能？它催生了应变硅、高k金属栅极、FinFET、全环绕栅极、背面供电等技术。在80年代和90年代，你会说：“哦不，我们绝不碰这些东西”，因为我们只是继续沿用同样的工艺流程。我们只是把它缩放、缩放、再缩放。

但对于像我这样痴迷晶体管的人来说，这太棒了，因为现在规则手册是开放的。你可以在那里做各种各样的事情。你可以引入新材料。只要看看我们在90年代使用的材料数量与今天的材料数量对比就知道了。大概增长了10倍。有大量的创新。有原子层沉积。你是在一个原子一个原子地控制这些东西。所以你处理工艺的方式已经发生了很大变化。以前是：“尽量不要改变任何东西。”现在是：“拿起大锤，把这东西拆开，想出一些新点子。”

00:13:13 – High-NA EUV与PDK

Dwarkesh Patel

对于14A，英特尔正在使用一种新型光刻机：High-NA EUV。它使用与当今EUV机器相同的极紫外光，但改变了光学系统。NA，即数值孔径，是衡量机器反射镜能将多宽的光锥聚焦到晶圆上的指标。你能聚焦的光锥越宽，光能刻出的光斑就越小。标准EUV机器的NA为0.33。High-NA将其扩大到0.55。因此，High-NA在一次曝光中能印制约小1.7倍的feature。

当feature小于光刻机所能印制的尺寸时，芯片制造商必须将图案拆分到多次曝光中，每次印制一组不同的feature。最密集的图案可能需要两次、三次甚至四次曝光。

每一次额外的曝光都会占用一台价值约2亿美元的机器的宝贵时间，并且会引入另一个产生缺陷的机会。High-NA机器的成本约为两倍，但它们可以减少所需的曝光次数。因此，决定它们是否物有所值的问题是：它们能节省多少时间，以及能将缺陷风险降低多少。

Dwarkesh Patel

现在你们在14A上使用High-NA EUV工具，而台积电表示这对他们来说目前还不具备经济意义。你们如何判断下一代光刻工具是否已经准备好采用？

Chris Auth

High-NA是一个很好的例子，说明由于我们的技术与台积电的架构不同，我们从同一套工具中得出不同的结论。我们使用背面供电。这意味着你实际上缓解了正面的一些间距要求。这使你能够直接用High-NA印製。台积电因为没有背面供电，必须采用更紧的间距，而他们无法用High-NA做到这一点，所以必须使用双重曝光EUV。

所以对他们来说，这不太有帮助。对我们来说，这非常有帮助。现在在14A上，我们将其保留为一个选项，这是我们会与客户讨论的事情，因为它有一些价值主张，也会增加一些复杂性。

Dwarkesh Patel

Chris指的是一个叫做背面供电的特性。芯片有两种不同的布线。电源线向晶体管输送电力，它们需要很粗。信号线让晶体管相互通信。它们要细得多，但需要间隔开来，以免一根导线的信号干扰另一根导线的信号。过去，所有这些电源线和信号线都必须挤在晶体管上方。

英特尔最新的工艺将这些电源线移到晶体管下方，即晶圆背面。这释放了顶部的空间，因此信号线不必排得那么紧密。

这一变化让High-NA对英特尔来说物有所值。如果没有背面供电，布线会非常紧密，即使使用High-NA也需要多次曝光才能印製。有了背面供电，一次High-NA曝光就足够了。

外部公司现在可以委托英特尔制造他们设计的芯片。他们遵循英特尔的工艺设计套件（PDK）：即某一工艺能够构建什么的菜单，以及构建它的规则。

Dwarkesh Patel

对于计划在14A上开发的客户，你们现在需要把这一点锁定到PDK中吗？

Chris Auth

它今天已经是PDK中的一个选项，我们会逐客户讨论他们是否想走这条路。

Dwarkesh Patel

对于18A，有公开报道称PDK存在延迟或问题，导致一些指令无法工作，人们很难使用你们的代工厂来制造他们的芯片。请谈谈英特尔成为代工厂，然后拥有一个其他客户可以用来制造他们所需芯片的PDK的过程。

Chris Auth

如何成为代工厂肯定有一个学习曲线。这也是我们的竞争对手经历过的事情。PDK就是一个很好的例子。几十年来，我们一直是一家IDM。我们会去找产品团队，向他们展示我们的晶体管数据，我们来回共享这些数据，而我们并没有一个正式的PDK式流程。所以这是我们在18A上必须实施的新流程。18A一开始并没有PDK。

我们肯定从客户那里得到了很多反馈，关于他们对PDK质量和成熟度的期望，以及他们希望在其中看到什么样的信息。我们已尝试将这些纳入其中，确保我们拥有一个满足客户要求的PDK。这就是我们最终达到的状态。我们开始获得具备这些的PDK，而14A从一开始就会有。它拥有非常高质量的PDK。

再者，对于什么是PDK 0.5、0.9还是1.0，都有成熟度指标。我们不断梳理并采纳客户反馈，将其纳入我们PDK的质量中。

Dwarkesh Patel

在其历史的大部分时间里，英特尔的晶圆厂只制造英特尔的芯片。这可能是让台积电获得优势的部分原因。服务众多客户给了台积电更多可供学习的晶圆、更多可供再投资的收入，以及更大的压力来赶上截止日期。

00:19:20 – 另一条技术树

Dwarkesh Patel

如果一只蝴蝶在60年代扇动翅膀，你能想象一个世界，在那里全环绕栅极甚至不是人们听说过的词、不是人们熟悉的想法，而人们正在思考技术树中一个极其不同的分支吗？你认为事情可能在技术树上多远的地方变得完全不同？有没有可能我们甚至不再使用铜？

Chris Auth

如果你看看晶体管和互连，比如我们已达到的晶体管和全环绕栅极，以及它作为理想晶体管结构，这在一定程度上是不可避免的。正如我所说，在90年代我们就已经在谈论这类事情了。

背面供电，这个想法相当超前。即使在90年代，要把整个硅衬底剥离掉、在背面布线，这个想法可能也有点太超前了。铜，当然铜线是最好的，所以我不知道你怎么会最终用上铜以外的材料。

Dwarkesh Patel

但你们正在探索其他——

Chris Auth

对于某些最紧的间距，你不可避免地要取代铜。这是一个很好的例子，说明会有另一种材料进入那里。但对于更宽的线，我认为铜差不多就是现状了。

一旦你开始做全环绕栅极晶体管并且做背面供电，你就开始进入一个非常不同的领域。现在你看到的不是“嘿，这里只有一些衬底，你把所有东西堆在上面”。现在你有一个漂浮在互连中的晶体管，然后你会想，“好吧，为什么我不做成晶体管、互连、再多一点晶体管、更多互连？”

我们现在用分立芯片彼此堆叠所做的这整套3D堆叠。现在你会想，“为什么我不能直接构建一个像这样的完整结构？”你在存储器、NAND、DRAM中看到了这一点。它们有一些令人难以置信的3D结构。NAND已经做到了，DRAM在谈论它，但我认为DRAM不可避免地也会走上这条路。

很多人说，“哦不，我们不会做这个，因为我们未来五年做不到。”得了吧，让我们把时间尺度放得更大一些。让我们放到10年、20年。到2045年，你觉得你能做到吗？现在你开始说，“哦对，到那时候我能看到我们拥有一些相当奇特的结构。”

我们被自己认为未来四年可能实现的东西所限制。正如我一直说的，当人们问“你怎么看技术缩放的发展？”时，我们大约有四年的可见度。然后你走到那四年，你会说，“对，我觉得从那里再往外四年，我们还能做点什么。”然后你到了那四年，你会说，“对，我觉得你能做点什么。”但如果你开始谈论10年，就很难说会是什么样了。

Dwarkesh Patel

Chris关于向上构建的想法可以从晶体管本身开始。芯片使用两种类型的晶体管，称为n型和p型，它们工作方式相同，但电荷相反。几乎每个电路都是通过将它们配对来构建的。如今，芯片制造商将它们并排构建。下一步是将它们直接堆叠在彼此之上以节省空间。原则上，这样可以在相同面积内容纳两倍的晶体管。这种设计称为CFET，是互补场效应晶体管的缩写。但每增加一层都会增加制造步骤和成本，还会导致热量积聚，而没有明确的散热途径。

Dwarkesh Patel

因为逻辑比存储器消耗更多功率，所以由于散热问题，你不能像HBM或3D NAND那样轻易地用逻辑做DRAM堆叠。从长远来看，这是根本问题吗？你如何——

Chris Auth

散热。当你试图问“嘿，是什么限制了计算？”时，你会遇到三件事。一是你能多快完成开关，也就是器件的频率。二是完成那次开关需要多少功率，也就是它的能效。第三是，你如何消散那次开关产生的热量？这就是散热的部分。

这些都不是新问题。往回追溯20年，你都能看到关于这三件事的文章。问题在于，散热……你该如何应对，尤其是当你开始谈论这些3D类型的器件时？

确实需要那类系统级分析和仿真工具。我认为我们还处于起步阶段，因为我们才刚刚开始关注这个问题。它是一个限制因素，而且将会是一个限制因素，但同样，这些是我们能够去解决的问题。

00:23:33 – 热点议题会议

Dwarkesh Patel

问题会对投入作出回应，但工程时间有限，用于实验的晶圆也有限。在成千上万个问题中决定把资源投向哪里，本身就是启动一个制程节点最难的部分之一。我旁听了Intel的一次热点议题会议，那些决定就是在那里做出的。

我现在和Kevin Fischer在一起，他今天早上在热点议题会议上立下了规矩，你们当时在讨论如何改进18A和18A-P技术。人们会带着他们正在做的不同实验、他们关于提高良率和性能的不同想法来找你，然后你和你的集成工程师会告诉他们你需要什么数据、他们应该怎么推进、你认为他们怎样才能更快地推进事情。

我想让人们感受一下这些会议上的文化。我觉得有一点很引人注目：这正在成为你们最先进节点的瓶颈。你希望进展得快，所以你有点像是在立规矩、下狠手。

Kevin Fischer

我想说，普通工程师并不理解这件事的利害关系或紧迫性——它将如何影响Intel的利润，如何影响我们的客户。他们根本看不到这些问题。他们通常会有自己的一套想要达成的标准。他们会撞上这样的边界：“我提了个要求，有人说不行，那我就到此为止了。看来我要不到我想要的东西了。”

你在这个行业学到的一件事是，你永远不会有完整的数据集。如果你想等一个完整的数据集，那你就等得太久了。已经太晚了。我在那些会议上做的很多事情，就是决定我们在某个决定上要承担多少风险，或者不在某个决定上承担风险。你需要说：“看，我们现在就上吗？我们开始拿生产冒险吗？”因为你是在拿利润冒险。你是在拿营收冒险。

我担心你会把我塑造成一个恶人的形象，因为我对人下狠手。

Dwarkesh Patel

那可是个好名声。

Kevin Fischer

这其实是在传达紧迫性。每一天都很重要。

Dwarkesh Patel

你能带我过一遍可能出现的某个具体问题吗？

Kevin Fischer

你今天早上看到的一个例子就是外延结节。

Dwarkesh Patel

Epi是外延（epitaxy）的简称，意思是在现有材料之上生长新材料。芯片制造商让气体流过加热的晶圆，气体在晶圆表面留下原子。下方材料的晶体结构充当模板。每个新原子都与它下方的原子对齐，新的一层延续同样的晶体。芯片制造商在制造芯片的多个阶段都会用到外延。在Kevin描述的那一步中，他们用外延在栅极两侧生长出作为小晶体的源极和漏极。

Kevin Fischer

在我们外延沉积的过程中，会出现异常生长，像肿瘤一样的小东西。它长得超级快。这会造成问题，因为一个外延会短路到错误的外延上，导致晶体管无法工作。

然后你必须把它缩小到你要如何修复它。

00:27:45 – 热点话题会议，继续

Kevin Fischer

你今天早上观察到的一个环节是我们正在研究的一种特殊清洗，它可以消除结节。结节会沉积，然后我们把它清除掉。其他一些讨论是关于结节的来源。消除结节的来源。

Dwarkesh Patel

存在一些问题。你如何确定它的来源是什么？

Kevin Fischer

大多数情况下，我们高度并行地工作。你如何决定？最容易解决问题的方法并不总是显而易见的，所以你要研究所有可能的修复方案。有时并不是你最先预期的那一个。

一旦我们将其确定为该技术的主要问题，这就是这个热点话题会议介入的地方。这就是我们如何将资源对齐到那些工程团队，以便我们能够加速工作。

Dwarkesh Patel

你说过有一种快速通道流程，如果晶圆阻碍了某个实验，它们可以更快地通过。

Kevin Fischer

我们在工厂里有一套我们称之为热盒的分级系统。每一个等级的热盒都会稍微快一点。这只是工厂如何优先处理那个特定批次，即流经工厂的那块硅。我们最高等级的热盒，HotBox 1，会飞速穿过工厂。它在每一台设备上都获得优先权，但这对整个工厂是一种拖累。如果你让一个工厂的人在这里，他们不喜欢打出那张牌，因为你最终会低效地使用设备，以便能够超快。

把它想象成一条高速公路，你留出那一条车道给拼车道，每个人都可以使用，但你说：“好吧，只是拼车。”那就是我们的 HotBox 1。所有人都清空那条车道，除了那一个实验，那一个实验沿着高速公路飞驰。

00:29:30 – 钌互连

Dwarkesh Patel

Kevin 的工作是决定现在什么进入生产线，但前一天，我和 Jack Kavalieros 一起去了 Intel 的研究实验室，看看那些尚未为该节点准备好的想法。我们从布线开始。晶体管只有在与其他晶体管连接后才有用，而在现代芯片上，这需要在晶体管上方堆叠十几层以上的金属线，称为互连。那些线由铜制成，随着它们缩小，铜开始遇到麻烦。Intel 正在探索一种替代品：钌。

Dwarkesh Patel

钌的电阻率更高，那么你们为什么还要探索将钌用于未来？

Jack Kavalieros

有趣的是，当你缩小那些铜线的尺寸时，就会遇到挑战。例如，铜通常需要一层衬垫，才能沉积铜来填充那些线路。钌在这方面非常不同，因为它是一种我们实际上可以蚀刻的材料。因此，通过蚀刻它，我们就不需要那层衬垫了。

现在你缩小那些非常精细的尺寸，如果你能用无衬垫来替代那层有电阻的衬垫，钌就开始胜出。存在一个交叉点，在那里钌将具有比铜好得多的导电性、更好的电阻率。这大致在20纳米间距范围内，这意味着，你可以想象，间距的一半是你的金属线，另一半是隔离它们的电介质。

可以把它几乎想象成我们为了沉积铜并让它粘附、让它与其下方的铜线形成连接而需要的一层胶层或过渡层。这些都是相互咬合、彼此互连的铜线。

但每次你沉积铜时，下面总是有一层衬垫。过去，那层衬垫可能占整个传导路径的很大一部分。但随着时间的推移，我们把它缩小了、变薄了，所以铜又作为竞争者重新登场。

Dwarkesh Patel

我很好奇的一件事是，你如何判断一项技术已经成熟并准备好进行大规模量产。在10纳米时，你提到你们从铜转向了钴，而那存在潜在问题。你如何判断这项技术能够规模化运作？

Jack Kavalieros

将这些材料集成到像晶体管生态系统这样复杂的系统中，涉及许多许多不同的组件。可扩展性是一部分，但它的集成能力是另一部分。

在我们为钴做出决定的时候，它是领跑者。当时的结果更强。但随着我们与外部生态系统合作，也就是提供这些材料的供应商生态系统以及我们将它们集成所用的工具，我们在后续过程中找到了可能让铜重新成为两者中更强者的解决方案。事情正是这样发生的。

我们经历的每一项技术，都会评估多种选项。随着我们越来越接近交付可量产产品的时间节点，我们必须做出决定。当时领先的选项是钴。现在是铜再次领先，也许未来会是钌。

00:32:41 – 堆叠晶体管

Dwarkesh Patel

我很想听听你对CFET的看法，基本上就是把晶体管堆叠在彼此之上。那里的进展如何？你能继续制造越来越多的层吗？只是两层吗？你能做到三层、四层吗？你能达到多高？

Jack Kavalieros

对CFET的评估目前正在进行中。不仅是我们，我们的竞争对手也在做。外部实验室也在研究它。它是可堆叠性的极致。我们正在采用那些不得不越来越被压缩的晶体管，而我们在某些方面正在放松这一点，因为我们要把它们堆叠在彼此之上。

但堆叠这一动作并不意味着它们互不互连。过去位于顶部甚至底部的连接，正如我们从新闻稿中看到的，现在必须在晶体管之间垂直穿行。这是一个新的挑战，因为制作沟槽并填充这些沟槽的深宽比变得越来越困难。这并不像堆叠晶体管那么简单，因为你仍然必须考虑如何将它们互连。

Dwarkesh Patel

那里的问题是刻蚀出那么深的孔吗？

Jack Kavalieros

刻蚀的深宽比是其中很大的一部分。我们正在与供应商合作，在这方面演进并改进它，但另一个问题是你用什么来填充那些非常微小的空间。因为填充有时会留下气隙或永远无法真正填满的孔洞，那并不理想。

Dwarkesh Patel

我假设在这个实验室里有一种可行的CFET版本。目前正在运行的是什么类型的晶圆或工艺？那么下一步是什么？在那之后又是什么，直到它进入完整的高量产工艺？

Jack Kavalieros

演进这些技术的过程，尤其是像架构这样更复杂的东西——不只是基础化学或材料，而是像CFET这样的完整架构——的一部分，是我们必须制作短流程载体，以给我们更快的周转。正常的制造工艺可能需要一个月或更长时间才能完成它所经历的数千个步骤。我们这里的目标是取该工艺的单元电池并对它们进行认证。

我们利用短流程载体，它们可以给我们提供电学参数、化学参数，从而解决其中一些挑战、那些减速带。一旦我们解决了它们，我们就把它们组合成一个更复杂的测试载体。你在这里会发现的是一些非常简单的东西。你可能在制作一个二极管，你可能在制作一个电容器，它们是晶体管的组成部分。随着它们演进并变得更强、性能更好，你把它们组合起来进入下一个阶段，那可能就是晶体管本身。

在CFET的例子中，你可能不会选择在四条带之上再做四条带。你可能只选择一对一，因为自然地，处理那么高的东西的深宽比变得越来越具有挑战性。所以我们会有一个简化版的CFET，它只有一条用于NMOS的线和一条用于PMOS的线。这简化了我们的工作，但它仍然帮助我们评估器件的堆叠以及它们将如何互连。

Dwarkesh Patel

但这里的特征尺寸是否和最终一样小？还是特征尺寸更大？

Jack Kavalieros

哦，绝对如此。在某些情况下，至少一样小。例如，你听说过二维材料，也就是所谓的过渡金属二硫属化物。它们是非常非常薄的材料。它们本质上是我们所处理的一个单原子层。

这些沉积可以在这个实验室里进行。我们可以从导电性、我们与其形成接触的能力、我们调制该导电性的能力来评估这些薄膜，而这正是晶体管所做的事情。所以是的，我们确实有能力不仅沉积非常小、薄至原子尺度的薄膜，而且还能印制非常小的特征。我们有EUV技术或电子束技术，可以让我们印制非常小的特征，类似于我们最终将在生产中制造的东西。

Dwarkesh Patel

我想我直观上不太理解，因为缺乏这个过程的背景，如果现在已经有可用于工作的CFET的那么小的特征，为什么它要花10年才能进入我的手机？我理解有一个过程，但为什么这个过程如此漫长？

Jack Kavalieros

当你处理像CFET这样的架构而不是一种新材料时，答案略有不同。材料当然有被沉积、蚀刻、去除的挑战。它们与上下其他层的兼容性，所有这些东西都必须先研究，然后才能把它们放入生产线。

一种架构可能看起来像是简单的演进。“哦，你是在把纳米带晶体管并排制作。把它们堆叠起来有什么问题？”但堆叠它们的行为当然会增加蚀刻、沉积、清洗的深宽比，而这项技术可能根本还没有准备好。

Dwarkesh Patel

但如果你已经在这里做出来了，那就有一个版本的技术是准备好的，对吧？

Jack Kavalieros

正确。我们已经做出了一个简化版本，它可能并不比我们目前并排的纳米带技术更有优势，但我们需要演进它，也许做成两条纳米带，或者添加正确类型的金属和电介质，以便从该器件中提取最大性能。

Dwarkesh Patel

明白了。所以这就像一条长长的尾巴——

Jack Kavalieros

有上千个不同的步骤，它们都必须以一种非常独特的方式结合在一起，才能使性能兼容或真正超越先前的技术。

Dwarkesh Patel

这些想法往往在哪里失败？你有20个像二维材料这样的想法。你以什么方式决定这实际上不值得继续推进？

Jack Kavalieros

有时我们会发现材料的一些基本特性，它们与我们所做的其余工艺不兼容。第一层实验可能只是非常简单的沉积。你说：“好吧，我可以沉积这层薄膜，我可以观察它，我可以测量它。但当我试图与它形成接触时，什么都粘不上。”它可能像附着力这样基本的问题。工艺的下一步根本没有办法附着到该材料上。所以你可能因为这样简单的原因就排除一种材料。

更复杂的挑战可能是，后续工艺可能与下游步骤发生气体相互作用。例如，我已经沉积了薄膜，我用其他材料把它封盖起来，但它们不是气密的。所以我工艺中的第三步、第四步或第五步实际上可能仍然与它相互作用并改变其性质。这使它不稳定，现在我们必须为那个工艺找到更好的气密密封。如果我们找不到控制它的方法，那对我们来说就是死路一条。

00:39:45 – 混合键合

Dwarkesh Patel

堆叠晶体管仍停留在研究实验室阶段。而堆叠整个芯片已经投入生产，并且它解决的是另一个问题：独立芯片之间如何通信。

现代计算机被划分为多个部分，每个部分针对不同任务进行优化。例如，Nvidia 的 Blackwell 数据中心 GPU 将两块巨大的处理器芯片连接在一起，并在它们周围环绕八组高带宽内存堆栈。这些芯片必须不断地相互来回发送数据。而在 AI 中，往往正是这种数据传输的速度——而非原始计算本身——限制了工作负载完成的速度。

想象两块并排的芯片，通过彼此相对的边缘进行通信。如果你把每块芯片的宽度和长度都翻倍，电路面积会变成四倍，但用于连接的边缘长度只有两倍。这就是面积与周长的问题。随着晶体管密度提高，芯片进行计算的能力增长得比它搬运数据的能力更快。业界多年前就已知道这个问题，因此发明了多种技术来应对它。

视频旁白

完成的电路必须经过最后两道工序：键合和封装。

Dwarkesh Patel

芯片制造完成后，仍然必须连接到其他芯片以及计算机的其余部分。这一步称为封装，它在过去几十年里发生了很大变化。从高层来看，你可以这样理解封装的演变：最初，芯片是并排布置的。连接它们的导线从一块芯片的侧面引出，接到另一块芯片上。

为了提高通信密度，业界引入了一块共享的硅片，称为中介层（interposer），供多个芯片放置其上。芯片可以通过直接贯穿中介层的布线与其他芯片通信。这种封装方式通常被称为“2.5D”。

另一种提高连接密度的方法是将芯片直接键合在一起。这样可以缩短芯片之间的连接，但这一想法的早期版本使用了焊料凸点，焊料凸点体积大且会增加电阻。更好的做法是省去焊料，将两块芯片的信号线连接直接熔合在一起。

这被称为混合键合，是半导体行业投入最多的技术之一。混合键合的原理是将一块芯片的铜互连与另一块芯片的铜互连对齐。然后将这些芯片压在一起并加热，使其互连膨胀并桥接芯片之间的间隙。这一过程还会使铜周围的绝缘表面也键合在一起。因此，通过去除焊料凸点，你最终得到密度高得多的连接。但这项技术直到现在才进入量产，是因为花了很长时间才解决它所引入的对齐和缺陷难题。

在封装实验室里，我问了英特尔先进封装技术开发组总监泰勒·奥斯本（Tyler Osborn），他们是如何将这项技术付诸实践的。

00:43:53 – 混合键合，续

Dwarkesh Patel

混合键合有两种不同的实现方式：裸片对裸片（die to die）和裸片对晶圆（die to wafer）。也许你可以谈谈两者的优势，以及哪一种在实践中效果更好。

Tyler Osborn

当然。围绕英特尔，我想你所说的裸片对裸片，我们通常称之为晶圆对晶圆。我们实际上是取一整片晶圆和另一片晶圆，把它们键合在一起。这种方法目前在CMOS图像传感器行业非常流行。事实上，它基本上主导了该行业。人们也在考虑将它用于其他用途，比如存储器堆叠。人们已经发表了关于各种设想的文章。

不过，这种方法面临的挑战之一是，你需要彼此完美匹配的裸片，而且左右方向也要完全对应，因此你必须能够将一片精确地键合到另一片上。一对一的裸片尺寸是个挑战。如果上下两层的设计器件不完全相同，那就会有问题。

对于晶圆对晶圆，要确保两片晶圆在分选结果上高度匹配是很有挑战性的。也就是说，这边是分选合格的阵列，那边也是分选合格的阵列。如果它们完全匹配——好裸片和坏裸片全都对应——我就能在那道工序上让好裸片达到100%的良率。但出现这种情况的概率非常低。两者之间总会有一定的随机错配，而无论这种随机错配是什么，都会导致好裸片与坏裸片键合而造成的损失。

而采用裸片对晶圆，我可以自己设定条件。我可以将晶圆切割成单颗裸片，在裸片层面测试后得到已知良好的裸片，然后只把已知良好的裸片键合到已知良好的基底位置上。

Dwarkesh Patel

那么你认为，裸片对晶圆会是你未来实现混合键合的方式吗？

Tyler Osborn

我认为两种方式我们都会采用。我们绝对具备同时做这两种方式的能力。这实际上取决于客户和架构，但在逻辑对逻辑领域，裸片对晶圆无疑非常合理。

Dwarkesh Patel

你刚才在解释，从先进封装走向混合键合，间距尺寸正在不断缩小。这还能进一步缩小到什么程度？

Tyler Osborn

这是个很好的问题。从历史上看，就像我们刚才说的，15年前第一层互连的间距是130-150微米。如今在HVM（大规模量产）中，我们在Foveros上做到25微米间距。在这里我们做到10微米以下，但已经有相关文献发表了。

事实上，每年封装领域最大的会议是5月举行的IEEE ECTC会议。今年那里有一篇论文展示了0.45微米间距混合键合器件的可靠性数据。所以你可以想象，与我们目前在HVM中所处的水平相比，这又是密度上整整另一个数量级的提升。这种可扩展性已经被证明。所以我认为那里还有很长的路可走。

Dwarkesh Patel

在互连方面，在单个晶圆内，它们通常相隔多远？

Tyler Osborn

在晶圆厂的后道工序中，你可以想象封装下方的几层通常尺寸在1微米到0.5微米左右。所以如果你能把封装推进到0.5微米或以下，你几乎可以想象把芯片顶部的层去掉，将硅内部的一个较低层与硅内部的另一个较低层连接起来。这正是混合键合的美妙之处。

你可以设想某一天，甚至可以在两侧都减少互连层，把它们键合在一起，从而让两个晶体管层之间的总IR压降更小。一旦我们进入那些区间，想想这能发展到什么地步，真的很酷。

Dwarkesh Patel

其实，我非常好奇……对AI来说，混合键合之所以如此强大是有道理的，因为这样你就能获得更高的内存带宽。但你刚才说在散热等方面存在问题。对于非AI应用，混合键合的优势是什么？

Tyler Osborn

问得好。有些公司正在为非AI应用考虑这项技术，甚至包括客户端设备。我认为它在那里能帮上大忙的一点，首先显然是同样原始的互连密度，尤其是在CPU和GPU这类器件之间。

但另一点则与功耗有关。就像我们之前谈到的，随着互连越来越精细，你可以降低该接口的总功耗，以皮焦耳/比特计。在这些应用中采用混合键合，你可以把它看作封装帮助降低整个系统功耗预算的另一种方式。这会带来很多好处：在相同的实际电气性能收益下，功耗更低、发热更少。

00:48:00 – 产能的极限

Dwarkesh Patel

到目前为止，我们谈的都是如何制造更好的芯片。问题的另一半是，如果AI实验室愿意为多得多的芯片买单，整个行业能生产多少芯片。

Dwarkesh Patel

我现在有机会与Intel CTO Pushkar Ranade交谈。我非常想了解，整个行业都不得不依赖同样的供应商这一事实，会如何制约你提升产量的能力。

对于这款EUV设备，ASML每年生产不到100台。他们不打算每年生产超过100台，或者大幅增加产量，即使到本十年末也是如此。这些产量必须在你们、台积电以及所有正在扩大产能的存储制造商（如SK海力士）之间分配。这会如何限制你们扩大规模以满足所有这些需求的能力？

Pushkar Ranade

这确实是一个限制因素。我们必须充分利用已经安装的产能。我们会尝试提高现有设备群的产出。但EUV或ASML并不是唯一的瓶颈。它确实比某些其他设备是更大的瓶颈，但在很大程度上，我们看到所有设备都面临巨大的供应短缺。

尽管其他设备有多个供应商，但一旦你锁定某个工艺流程——比如18A，现在已是成熟工艺——我们就需要特定的设备。我们不能随便为同一工艺换用不同的设备。所以我们被锁定在那一种设备、那一个供应商上，并且依赖它。

Dwarkesh Patel

这对14A在如何构建方面提供了哪些经验教训？到2028年，世界将会变得非常疯狂。你如何以这样的方式构建事物，使你在扩产时具有灵活性？

Pushkar Ranade

做法是——我们一直在这样做，而且一般来说大家都是这样做的——你尽量在从一个节点到下一个节点时保持尽可能多的可互换性。从18A到14A，也许你会说80%的设备可以重复使用。当然，14A会需要一些新能力，因为它的几何结构更密集，所以会需要一些独特的设备。

Dwarkesh Patel

你是否了解，即使你决定投入无限资金去做资本支出，你们每月能生产多少晶圆的最终瓶颈是什么？

Pushkar Ranade

鉴于现有的限制条件，假设我们必须从给定的设备规模中最大化产出，那么我认为这只能是渐进式的提升，因为如今的工艺良率已经相当高了。如果你的良率已经很高，那么每再提高1%都极其困难，因为这已经是一个经过精细调校的工艺。

Dwarkesh Patel

世界上现有的设备是否足够让你把先进制程的晶圆产量提高10倍？

Pushkar Ranade

10倍不行，但大概2倍是可以的。

Dwarkesh Patel

这很有意思，因为十年来AI行业的算力每年都增长3倍。你的意思是这种情况无法持续下去。

Pushkar Ranade

除非整条供应链——从设备供应商、他们的供应商、他们的次级供应商开始——除非每一环都提高产量，否则你无法增加产出。

Dwarkesh Patel

为了让听众了解AI需求有多大，以及你们生产的产品变现能力有多强：你可以算一算，数字似乎表明，英特尔这边仅仅几十亿美元的资本支出，就能产出足够的芯片——或者说足够多芯片的逻辑——从而为AI模型公司带来比如1000亿美元的收入。

当然，这个技术栈里还有许多其他参与者。还有内存和其他东西。但疯狂的是，几十亿美元的资本支出，可以在许多年里摊销，却每年都能产生1000亿美元的收入。这似乎表明，在某个时点这应该会向下传导。到某个时点，AI实验室完全可以说：“我们就全买了。你们能产多少就产多少。我们来保证未来的收入流。”

Pushkar Ranade

已经有早期迹象表明，这种情况实际上可能正在发生。需求信号实在太高了。但我认为你刚才是在暗示价值如何向技术栈的顶端聚集。本质上正在发生的是，我们从三四十年前——也许更久以前——一个完全垂直整合的行业，转变成了一个非常横向的行业，其中有代工厂、设备制造商，以及它们的供应商。

如今，每一家超大规模云厂商都在设计自己的芯片，而且这些超大规模厂商的规模如此之大。例如，一些模型公司，它们的需求如此之高，单凭自己就能轻松消耗掉一整个晶圆厂的硅片产能，甚至多个晶圆厂的产能，而且它们绝对有资金来支撑这一点。

所以从某种意义上说，我们正从一个横向的世界再次走向一个伪垂直的世界。它不是 monolithic 式的垂直整合，但可以说是一种虚拟的垂直整合。

00:53:14 – 追赶台积电

Dwarkesh Patel

这门生意中规模经济的本质是什么？如果你看台积电与英特尔在先进制程上出货的晶圆数量，台积电是英特尔的3倍以上。在这一点上，你能从规模经济中获得什么样的优势？还是说，一旦达到某个点，规模经济就会减弱？

Pushkar Ranade

这是一个非常重要的问题。整个生意就依赖于规模经济。如果你看所有先进制造公司，在半导体代工厂中，规模经济大概是最纯粹的。原因在于固定成本实在高得惊人。一旦你建好一座晶圆厂，大约80%的成本结构是固定的。这意味着每多一个百分点的产能利用率，带来的收入增量要大得多。

所以这极其重要。我们会为晶圆厂利用率的每一个额外百分点而战，也会为晶圆厂产出的每一个额外百分点而战。假设我今天在生产一些晶圆，良率是60%。如果我改进工艺，裸片良率变成65%或70%，这不是线性优势。在给定的占地条件下，我获得的产出要多得多。所以规模经济总有改进的空间。

这就是为什么你看到这个行业出现如此多整合的原因之一。正是因为这个原因，先进节点上只剩下三家代工厂。一路走来，许多公司干脆停止了制造。我不知道你有没有看到……有一张图表显示，40年前大约有20家代工厂。随着时间推移，代工厂数量不断减少，直到今天只剩下三家。

Dwarkesh Patel

那么追赶台积电的具体总体规划是什么？尽管台积电领先，但他们最前沿的需求溢出如此之多，N3现在大部分是AI加速器，也许仅Nvidia就占了大头。还有对CPU以及其他东西的大量需求，顺便说一句，这些也是AI所需要的。由于AI，CPU需求出现了巨大的涌入。

你现在如何看待这个机会——英特尔落后几年，而台积电却严重产能过饱和？

Pushkar Ranade

追赶台积电有多个方面。我们需要做的追赶是在规模上。就像你说的，他们今天只是比我们大得多的晶圆制造商，甚至比三星还大。在规模上追赶将是一个渐进的过程。

如果你指的是单纯在技术上追赶，我认为我们已经做到了。我们在性能、功耗或面积密度上可能还差几个百分点。但这种基准比较——一家代工厂领先、另一家落后——只有在你落后整整一代或两代、或者领先一代或两代的时候才有意义。那时它才会对你的裸片产出、裸片面积或功耗等功能产生实质性影响。但如果你只差几个百分点，那在当时就是在抠细节，因为它并不是很单一维度的。它不只是关于密度，也不只是关于原始性能。不同的应用需要不同的向量。

你可以差几个百分点，但你必须按时。你的执行必须做到良率非常高，以支撑非常大、非常快速的产能爬坡。这实际上比在性能或面积上追赶几个百分点更重要。

Dwarkesh Patel

我看了 SemiAnalysis 的一些数据，似乎表明在晶体管密度方面，将在 2028 年推出的 14A 会与 N2 相当。

Pushkar Ranade

首先，我会质疑你的基准测试。但就像我说的，重要的是大体处在正确的区间，并且非常可预测。而且，它不是单一维度的。我们不是只造一种晶体管，比如说 14A 或 18A。你会造几种不同类型的晶体管。有低漏电晶体管，有高性能、高驱动电流的晶体管。

你在造 SRAM。有高密度 SRAM，有高性能 SRAM。还有许多其他功能，比如模拟电路、射频电路。正是所有这些的总和，才使一项技术具有竞争力。

Dwarkesh Patel

我想，这使得你们现在进行的资本支出更加重要。台积电今年有望投入约500亿美元的资本支出。你们则有望投入约200亿美元。如果你们现在购买的设备将决定谁能满足即将到来的这波疯狂的AI需求，那么当前的资本支出差异就更加重要了，对美国与其他国家而言都是如此。

普什卡尔·拉纳德

是的，非常如此。今天把我们和台积电相比有点不太公平，因为今天他们基本上是所有人的代工厂，而我们主要是英特尔自己的代工厂。我们会成为其他人的代工厂。到时候，我们的资本支出也会增长。

德瓦克什·帕特尔

英特尔在60年代末以DRAM业务起家。你们当时在生产DRAM，后来把它卖掉了。几年前，你们又卖掉了闪存业务。对此有何看法？给观众一点背景：这些如今都已是数万亿美元的产业，因为AI需求让它们爆发式增长。

普什卡尔·拉纳德

显然，事后看来，那大概不是卖掉闪存业务的最明智时机。我们当时那样做是有充分理由的。显然，没有人能预见到如此巨大的需求。

但今天，世界会消化掉尽可能多的算力，也会消化掉尽可能多的内存。我认为今天内存的供应短缺比算力更严重。

德瓦克什·帕特尔

我能不能总结一下，在我看来，你的预测得出的要点是什么？如果我说得对，你可以告诉我。边际产能实际上可以增长得非常快——以12个月为尺度——但直到这个十年结束，增长的幅度都极其有限。明年的产量可能比人们预测的更高，但2030年的产量不会比人们预测的显著更高。

普什卡尔·拉纳德

除非整个供应链都迅速扩大生产。我们现在已经处在26年中期，所以距离这个十年结束没有多少年了。考虑到交付周期……假设你今天下了一笔巨大的设备订单，你要等18个月才能拿到这些设备。那基本上就已经到28年了。从那时起，如果你还得建新的厂房外壳、建新的晶圆厂，那基本上就要看到这个十年结束了。

01:01:02 – Terafab与重新思考晶圆厂

德瓦克什·帕特尔

我觉得聊聊你们和埃隆在Terafab上的合作会很有意思。那边进展如何？

普什卡尔·拉纳德

嗯，埃隆公开谈过他想建一座晶圆厂的愿望。

埃隆·马斯克

我们要么建Terafab，要么就没有芯片。而我们需要芯片，所以我们要建Terafab。

普什卡尔·拉纳德

思路大致相同。他看到硅、算力和内存的需求都在急剧增长。我认为他得出的结论是，他自己的业务将需要大量硅。

他想过也许干脆全部自己来做。但与造车之类不同，这个过程如此错综复杂，所以我们认为可以合作，帮助加快他晶圆厂的建成。

德瓦克什·帕特尔

但由于工具层面的瓶颈，世界上硅的净总量似乎不会增加。只是也许如果有人要新建一座晶圆厂，他们就能以有保障的方式获得供应，而如果他们使用别人的代工厂，就不会有这种保障。

普什卡尔·拉纳德

不只是工具。一座晶圆厂确实需要大量电力、大量水和大量耗材。还有许多其他投入变量。

德瓦克什·帕特尔

但这些可以像工具那样无法扩展的方式扩展。

普什卡尔·拉纳德

有些比其他的更多，但没错。从某种意义上说，是的，我们需要多得多的设备。但确实，我们也只是需要多得多的原始晶圆厂空间、原始洁净室产能。

德瓦克什·帕特尔

如果你想想像英特尔这样的代工厂，它必须建造这些昂贵的设施并购买昂贵的工具，我想知道你认为其经济性从根本上可能是什么样子，它是否能变得更经济，是否能更快地扩展。

普什卡尔·拉纳德

正如我之前描述的，这是一个极度资本密集型的业务。如果你只绘制过去20、30、40年建造一座晶圆厂的成本，我认为它每4-5年翻一番。即使在晶圆厂内部，如果你看进行光刻的成本，这是最昂贵的模块——只是图案化——那本身就以超过那个速率的速度翻倍。今天，一台High-NA EUV扫描仪及其所有相关设备成本约为4亿美元。

那么这意味着什么？如果那个速率继续下去，如果你只画那条线，那是否意味着四年后图案化的成本将约为8亿美元？这并不真正合理。

一个非常有趣的思维练习是问：有没有一些事情，我们今天可以做得与过去截然不同，而20年前却做不到？这是一个极度规避风险的行业，原因非常充分，正是因为这个。你投入数百亿美元，你真的不想冒任何风险。你只想按照几十年来一成不变的方式继续做事。

这不仅适用于半导体，实际上适用于一切。如果你只是几十年又几十年地一直这样做下去，你就会变得思想固化。有些在英特尔工作的新工程师，他们进来后就被教导：“晶圆厂就是这样运作的，工艺流程就是这样。”他们就把这当作金科玉律。事情就是这样做的。但今天这真的是制造芯片的最佳方式吗？这确实是个值得认真思考的问题。

德瓦克什·帕特尔

我非常好奇你在暗示什么，因为这可能涵盖从想办法减少光刻次数、节省这一昂贵环节，到也许我们需要重新思考晶体管。这个层面是——

普什卡尔·拉纳德

以上所有。晶体管架构在演进。仅硅晶体管本身就在过去三四十年间持续演进，而且这还会继续。你已经看到了从平面晶体管到FinFET，再到如今的环栅晶体管的演进。还会有更多。那条路线图是存在的，定义得相当清楚，有很多人在研究它。

但还有些事情，比如……今天你真的需要洁净室吗？你需要基础设施像今天这样精密、这样复杂吗？

德瓦克什·帕特尔

当然可以做个实验，让人在研究用晶圆厂里吃汉堡、抽雪茄，看看良率会怎样。

普什卡尔·拉纳德

那会是个很棒的实验，但没有任何一家现有厂商——英特尔、台积电或三星——会愿意主动去做。这就是我这句话的意思。这是一个极度规避风险的行业，而且理由充分。每损失一天的生产力就是……我不知道多少美元。

德瓦克什·帕特尔

但你不必在未来建造洁净室，这能省下很多钱。

普什卡尔·拉纳德

但真正的问题是风险，是对未知的恐惧。没有人会愿意主动承担那种风险。这就是为什么我认为有时候从一张白纸开始、重新思考一切是件好事。

顺便说一句，芯片设计也是如此。我们做CPU设计的许多方式，很可能在30年前就已经固定下来了。这是否意味着继续照同样的方式做仍然明智？大概不是。但这是一个非常复杂的问题。在芯片设计领域，我猜承担风险的能力也许更高一些。这一块则不然。但考虑到今天的经济账，我认为这是一个非常值得提出的问题。也许有更聪明的做法。

德瓦克什·帕特尔

作为收尾，也许我们可以从采访开始时问的那个问题谈起，那就是：面对这波汹涌而来、且已经到来的AI需求，英特尔将如何应对？

听起来，英特尔现在应该做的就是尽可能多地筹集资金——如果最终的瓶颈在于你们已经拥有这些晶圆厂，已经具备扩建这些晶圆厂的能力，但最终会缺少的是供应链上游的设备。就像英伟达已经锁定了内存和其他组件，据报道其承诺金额高达数千亿美元，英特尔或许也应该做同样的事：做出所有这些承诺，以便在未来几年里，美国处于有利位置，让大部分最先进水平的半导体制造在这里进行。

普什卡尔·拉纳德

你是在建议我们应该采购更多设备，对吧？

德瓦克什·帕特尔

是的，因为听起来否则几年后你就会陷入这样的境地：“哦天哪，我们现在本可以赚上万亿美元，但所有设备都在台湾。”

普什卡尔·拉纳德

是的，这是个非常合理的问题。如果我们当时知道今天所知道的情况，我们大约一年前就会投入更多。以我们现在所知，我想我们会投入更多。

准备好了解更多了吗？